U ovom radu opisan je dizajn i simulacija fazno zaključane petlje (engl. phase locked lopp - PLL). PLL je napredna tema i zahtjeva znanje o upravljačkim te analognim i digitalnim sustavima kao i osnove komunikacija za potpuno razumijevanje. PLL-ovi se sastoje od tri osnova elementa: detektor faze, niskopropusnog filtera i naponski upravljanog oscilatora. Unatoč širokoj primjeni PLL-a u radu se prikaziva dizajn PLL-a kao sintetizatora frekvencije. Sintetizator frekvencije je elektronički sklop koji koji generira određeni pojas frekvencija iz jedne referentne frekvencije. Sklop se danas najviše koristi u telekomunikcijama, od Wi-Fi usmjerivača i mobilnih telefona do sve do komunikacijskih sustava vrlo visokih performansi, sateliskih veza i slično. U teorijskom dijelu završnog rada će biti opisani dijelovi samog sklopa i njihove funkcije te potom simulacija u TINI te rezultati i mjerenja na ASLK PRO platformi Texas Instrumentsa. Cilj je realizirati sintetizator frekvencije koji će na temelju ulazne frekvencije na izlazu generirati frekvenciju od 5,5 kHz.