prikaz prve stranice dokumenta Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji
Rad nije dostupan
diplomski rad
Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2022. urn:nbn:hr:168:330442
Fogec, Tin
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Fogec, T. (2022). Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:330442

Fogec, Tin. "Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2022. https://urn.nsk.hr/urn:nbn:hr:168:330442

Fogec, Tin. "Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2022. https://urn.nsk.hr/urn:nbn:hr:168:330442

Fogec, T. (2022). 'Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 26.11.2024., https://urn.nsk.hr/urn:nbn:hr:168:330442

Fogec T. Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2022 [pristupljeno 26.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:330442

T. Fogec, "Projektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2022. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:330442

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:330442
Podaci o radu
NaslovProjektiranje SAR ADC ulaznog pojačala za radare sljedećih generacija u 22 nm FDSOI tehnologiji
Naslov (engleski)Design of SAR ADC input amplifier for next generation radar in 22-nm FDSOI technology
AutorTin Fogec
MentorAdrijan Barić (mentor)
Član povjerenstvaAdrijan Barić (predsjednik povjerenstva)
Član povjerenstvaMarko Koričić (član povjerenstva)
Član povjerenstvaTomislav Marković (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2022-09-23, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
Kod SAR (eng. successive-approximation) AD (eng. analogue-to-digital) pretvornika velikih brzina rada, za radare sljedećih generacija sa srednjim do velikim dosegom i rezolucijom >10 bit, kapacitet kondenzatora za uzorkovanje ulaznog signala je velik i to usporava vrijeme uzorkovanja. Ubacivanje naboja iz tog kondenzatora prema odvojnom pojačalu stvara naponske šiljke na ulazu. To utječe na ukupnu linearnost AD pretvornika i zahtijeva korištenje ulaznog odvojnog pojačala za poganjanje kapaciteta za uzorkovanje. Odvojno pojačalo realizirano na čipu je bolje u odnosu na vanjsko pojačalo zato jer generira manje naponske šiljke i tako manje utječe na smanjenje linearnosti. U ovoj tezi treba opisati projektiranje odvojnog pojačala za cjevovodni (eng. pipelined) SAR AD pretvornik brzine rada od 240 MSPS rezolucije od 12 bita. Predložena arhitektura mora težiti umnošku pojačanje-širina pojasa (GBW) od 2 GHz i velikoj linearnosti (SFDR > 90 dB). Predloženu topologiju treba realizirati u 22 nm FDSOI tehnologiji. Ova teza sadrži pregled literature i izbor topologije, crtanje sheme izabrane topologije, verifikaciju dizajna pomoću simulacija, crtanje topologije i verifikaciju rada sklopa s uključenim ekstrahiranim parazitima te dokumentaciju.
Sažetak (engleski)
In high speed SAR (successive-approximation) AD converter for next generation radars with medium to long range and resolution >10 bits, the sampling capacitance is large and that consequently results in a smaller data acquisition time. The charge injection from the capacitance to the driver leads to the glitch in the input. This affects the overall linearity of the ADC, necessitating the need of an input buffer to drive the large sampling capacitance. The on-chip input buffer is preferable as it reduces the voltage ringing (glitch) and prevents the degradation of the linearity. In this thesis, an input buffer to drive a 240 MSPS, 12-bit pipelined SAR ADC (PSAR) is to be designed. The proposed architecture must aim for a gain-bandwidth (GBW) of 2 GHz and high linearity (SFDR > 90dB). The proposed topology is to be realized in 22-nm FDSOI CMOS technology. The scope of the thesis includes literature survey and selection of the topology, schematic implementation of the selected topology, verification of the design by simulations, layout of the design and post-layout verification, and documentation.
Ključne riječi
Ključne riječi (engleski)
Jezikengleski
URN:NBNurn:nbn:hr:168:330442
Studijski programNaziv: Elektrotehnika i informacijska tehnologija
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike i informacijske tehnologije (mag. ing. el. techn. inf.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2023-01-15 10:08:01