prikaz prve stranice dokumenta Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici
Rad nije dostupan
diplomski rad
Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2024. urn:nbn:hr:168:625015
Horvat, Filip
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Horvat, F. (2024). Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:625015

Horvat, Filip. "Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2024. https://urn.nsk.hr/urn:nbn:hr:168:625015

Horvat, Filip. "Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2024. https://urn.nsk.hr/urn:nbn:hr:168:625015

Horvat, F. (2024). 'Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 26.11.2024., https://urn.nsk.hr/urn:nbn:hr:168:625015

Horvat F. Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2024 [pristupljeno 26.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:625015

F. Horvat, "Razvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2024. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:625015

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:625015
Podaci o radu
NaslovRazvoj i integracija edukacijskog računalnog sustava s procesorom arhitekture RISC-V u programabilnoj logici
Naslov (engleski)Development and integration of an educational computing system with RISC-V processor in programmable logic
AutorFilip Horvat
MentorJosip Knezović (mentor)
Član povjerenstvaJosip Knezović (član povjerenstva)
Član povjerenstvaDanko Basch (član povjerenstva)
Član povjerenstvaIgor Čavrak (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2024-07-17, Hrvatska
Sažetak
RISC-V je nova ISA, koja je jednostavna za naučiti. Na FER-u se koristi za učenje Arhitekture Računala izvršavanjem programa u zbirnom jeziku na RISC-V sustavu u simulatoru SSPARCSS. Cilj ovog projekta je nadopuniti iskustvo učenja stvaranjem fizičkog hardvera za izvršavanje programa koristeći ZYNQ SoC. Prikazane su osnove RISC-V ISA, nakon čega je opisana implementacija sustava u tri dijela: hardver, softver na strani pločice i računalni softver. Hardver, implementiran pomoću Vivado IP Integrator-a sadrži memoriju, periferiju i PicoRV32 RISC-V meku jezgru koja se koristi za izvršavanje programa. Softver na strani ploče, pisan u C-u, se izvšava na ZYNQ Processing System-u i koristi se za kontrolu ostatka SoC-a te komunikaciju s računalom pomoću UART-a. Računalni softver, pisan u Rust-u, se izvršava na računalu i pruža API visoke razine za komunikaciju između simulatora i SoC-a. Projekt je dovršen i hardver radi, međutim, potrebno je još rada da bi se uskladio sa simulatorom.
Sažetak (engleski)
RISC-V is a new, clean-slate ISA that is simple to learn.At FER, it is used to teach Computer Architecture by running assembly programs on a RISC-V system in a simulator called SSPARCSS. This project aims to complement the learning experience by creating physical hardware to run the programs using a ZYNQ SoC. The basics of RISC-V are presented, after which the system's implementation is described in three parts: hardware, board-side software and computer-side software. The hardware, implemented using Vivado's IP Integrator contains memory, peripherals and a PicoRV32 RISC-V soft-core used to execute programs. The board-side software, written in C, runs on the ZYNQ Processing System and is used to control the rest of the SoC and communicate with the computer using UART. The computer-side software, written in Rust, runs on a computer and provides a high-level API for communication between the simulator and the SoC. The project is completed and the hardware works, however, more work is needed to bring it to parity with the simulator.
Ključne riječi
Ključne riječi (engleski)
Jezikengleski
URN:NBNurn:nbn:hr:168:625015
Studijski programNaziv: Računarstvo
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka računarstva (mag.ing.comp.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2024-10-12 20:48:28