prikaz prve stranice dokumenta Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila
Rad nije dostupan
diplomski rad
Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2018. urn:nbn:hr:168:806837
Sertić, Martin
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Sertić, M. (2018). Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:806837

Sertić, Martin. "Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2018. https://urn.nsk.hr/urn:nbn:hr:168:806837

Sertić, Martin. "Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2018. https://urn.nsk.hr/urn:nbn:hr:168:806837

Sertić, M. (2018). 'Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 29.11.2024., https://urn.nsk.hr/urn:nbn:hr:168:806837

Sertić M. Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2018 [pristupljeno 29.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:806837

M. Sertić, "Dizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2018. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:806837

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:806837
Podaci o radu
NaslovDizajn i FPGA implementacija jednostavnih FIR filtara bez upotrebe množila
Naslov (engleski)Design and FPGA implementation of simple multiplierless FIR filters
AutorMartin Sertić
MentorDavor Petrinović (mentor)
Član povjerenstvaDavor Petrinović (predsjednik povjerenstva)
Član povjerenstvaDamir Seršić (član povjerenstva)
Član povjerenstvaGoran Molnar (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2018-02-22, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Računarstvo
Sažetak
U radu su opisani dizajn i implementacija jednostavnih FIR filtara bez množila. Kod takvih struktura filtara koeficijenti su izraženi kao predznačene potencije broja dva, što omogućuju uporabu posmaka umjesto množila. Takva implementacija filtara omogućuje obradu signala u sustavima gdje se iziskuje velika brzina rada. Za dizajn filtara korišteno je razvojno okruženje Matlab. Modeli filtra razvijeni su u jeziku za opis sklopovlja VHDL-u te su implementirani na programabilnim logičkim poljima (engl. FPGA) Zedboard razvojne pločice. Procesorski sustav Zedboard pločice radi pod operacijskim sustavom Xillinux, distribucije linuxa prilagođene radu s pločicom. Komunikacija procesorskog sustava i programabilnog dijela ide Xillybus sabirničkim sustavom. Za prijenos podataka Xillybusom u oba smjera koriste se FIFO memorije. Također u sklopu rada razvijeno je odgovarajuće ispitno okruženje u Matlabu koje služi za provjeru funkcionalnosti rada filtara.
Sažetak (engleski)
In this thesis the design and implementation of simple multiplierless FIR filters has been described. When dealing with those structures, coefficients are expressed as signed powers of number two, which allows usage of shift instead of multiplication. That kind of implementation of filters allows usage of filters in systems that are expected to work on high frequencies. For design of filters Matlab environment was used. Filter models have been developed in hardware description language VHDL and implemented on Zedboard programable System-on-chip. Processing part of Zedboard works on Xillynux, linux version for ARM. It creates a simple interface for us to transfer information to and from the FPGA called Xillybus. FIFO memories are used for data transfer between FPGA and processing system. For verification of results using implemented filters, test environment has been designed in Matlab.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:806837
Studijski programNaziv: Računarstvo
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka računarstva (mag.ing.comp.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2019-03-14 00:39:18