prikaz prve stranice dokumenta Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji
Rad nije dostupan
diplomski rad
Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2014. urn:nbn:hr:168:497222
Miletić, Tomislav
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Miletić, T. (2014). Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:497222

Miletić, Tomislav. "Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2014. https://urn.nsk.hr/urn:nbn:hr:168:497222

Miletić, Tomislav. "Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2014. https://urn.nsk.hr/urn:nbn:hr:168:497222

Miletić, T. (2014). 'Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 17.11.2024., https://urn.nsk.hr/urn:nbn:hr:168:497222

Miletić T. Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2014 [pristupljeno 17.11.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:497222

T. Miletić, "Projektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2014. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:497222

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:497222
Podaci o radu
NaslovProjektiranje sklopovskih blokova analogno-digitalnog pretvornika sa sukcesivnom aproksimacijom u 0.35 um CMOS tehnologiji
Naslov (engleski)Design of the circuit blocks for successive approximation register analog to digital converter in 0.35 um CMOS technology
AutorTomislav Miletić
MentorMarko Koričić (mentor)
Član povjerenstvaMarko Koričić (predsjednik povjerenstva)
Član povjerenstvaŽeljko Butković (član povjerenstva)
Član povjerenstvaTomislav Suligoj (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2014-07-11, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Računarstvo
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
U ovom radu projektirani su sklopovski blokovi SAR A/D pretvornika korištenjem 0.35 µm CMOS tehnologije. Za postizanje željenih specifikacija analizirana je konfiguracija S&H sklopa s mogućnosti poništavanja napona pomaka pojačala. U S&H sklopu korištene su CMOS sklopke. Komparator je projektiran u konfiguraciji pretpojačala i bistabila radi postizanja vrlo brzog odziva. Kontrolna logika koja se sastoji od kružnog brojila i posmačnog registra ostvarena je asinkronim D bistabilima. Nadalje, projektirani D/A pretvornik s raspodijeljenim nabojem sadrži kapacitivnu mrežu i ugrađeni S&H sklop. Blokovi su projektirani za tipičan tehnološki proces i radne uvjete na razini električke sheme. Postignute su karakteristike koje zadovoljavaju primjenu u SAR ADP-u razlučivosti 12 bita i frekvencije uzorkovanja 1 MS/s.
Sažetak (engleski)
In this thesis the circuit blocks of an SAR A/D converter were designed in 0.35 µm CMOS technology. To achieve the target specifications, a configuration of an S&H circuit with the cancellation of amplifier offset voltage was analysed. CMOS transmission gates were used in the S&H circuit. The comparator was designed in a configuration of a preamplifier and a latch, in order to achieve a very short response time. The control logic consisting of ring counter and shift register was realised using asynchronous D-type flip-flops. Moreover, designed charge redistribution D/A converter has capacitive network and inherent S&H circuit. The Blocks were designed for typical process corners on the schematic level. The required performance for the application in a 12-bit 1 MS/s SAR ADC was achieved.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:497222
Studijski programNaziv: Elektrotehnika i informacijska tehnologija
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike i informacijske tehnologije (mag. ing. el. techn. inf.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2019-03-19 13:43:17