prikaz prve stranice dokumenta Arhitektura i izvedba dinamički promjenjivog procesora
Rad nije dostupan
disertacija
Arhitektura i izvedba dinamički promjenjivog procesora
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2005. urn:nbn:hr:168:398409
Mlinarić, Hrvoje
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zavod za automatiku i računalno inženjerstvo

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Mlinarić, H. (2005). Arhitektura i izvedba dinamički promjenjivog procesora (Disertacija). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:398409

Mlinarić, Hrvoje. "Arhitektura i izvedba dinamički promjenjivog procesora." Disertacija, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2005. https://urn.nsk.hr/urn:nbn:hr:168:398409

Mlinarić, Hrvoje. "Arhitektura i izvedba dinamički promjenjivog procesora." Disertacija, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2005. https://urn.nsk.hr/urn:nbn:hr:168:398409

Mlinarić, H. (2005). 'Arhitektura i izvedba dinamički promjenjivog procesora', Disertacija, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 28.12.2024., https://urn.nsk.hr/urn:nbn:hr:168:398409

Mlinarić H. Arhitektura i izvedba dinamički promjenjivog procesora [Disertacija]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2005 [pristupljeno 28.12.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:398409

H. Mlinarić, "Arhitektura i izvedba dinamički promjenjivog procesora", Disertacija, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2005. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:398409

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:398409
Podaci o radu
NaslovArhitektura i izvedba dinamički promjenjivog procesora
Naslov (engleski)Architecture and implementation of dynamically reconfigurable processor
AutorHrvoje Mlinarić
MentorMario Kovač (mentor)
Član povjerenstvaMario Žagar (član povjerenstva)
Član povjerenstvaMario Kovač (član povjerenstva)
Član povjerenstvaDavor Antonić (član povjerenstva)
Član povjerenstvaVedran Mornar (član povjerenstva)
Član povjerenstvaDamir Kalpić (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
(Zavod za automatiku i računalno inženjerstvo)
Zagreb
Datum i država obrane2005, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Računarstvo
Procesno računarstvo
Univerzalna decimalna klasifikacija
(UDC)		004 - Računalna znanost i tehnologija. Računalstvo. Obrada podataka
Sažetak
U ovoj doktorskoj disertaciji pod naslovom „Arhitektura i izvedba dinamički promjenjivog procesora“ predložena je nova arhitektura dinamički promjenjivog procesora koji svoju primjenu ima u izvedbama algoritama za digitalnu obradu signala. Predložena nova arhitektura dinamički promjenjivog procesora projektirana je korištenjem HDL jezika, optimizirana za sklopovsku sintezu, te prototipno izvedena u programibilnoj logici. Predloženi su postupci korištenja novopredložene arhitekture dinamički promjenjivog procesora na algoritmima za digitalnu obradu signala. Korištenjem novopredložene arhitekture dinamički promjenjivog procesora smanjena je potrebna logika za izvedbu algoritama za digitalnu obradu signala i povećana performansa procesora. Predložen je i razvijen postupak promjene dinamički promjenjivog procesora koji omogućuje istovremeno izvođenje trenutne funkcije dinamički promjenjivog sklopa i učitavanje nove funkcionalne konfiguracije dinamički promjenjivog sklopa.
Sažetak (engleski)
In this PhD dissertation "Architecture and implementation of dynamically reconfigurable processor" author suggests a new architecture of dynamically reconfigurable processor that can be used in execution of digital signal processing algorithms. Suggested architecture of dynamically reconfigurable processor is designed using HDL language, optimized for hardware synthesis and verified as prototype designed in programmable logic. New procedures for use of dynamically reconfigurable digital signal processing processor are suggested. Use of proposed architecture decreases amount of needed logic for digital signal processing algorithm implementation, at the same time increasing processor performance. Also, a set of procedures for dynamic change of processor is proposed, that enables execution of current processor functions and loading of new functional configuration of processor at the same time.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:398409
Studijski programNaziv: Računarstvo
Vrsta studija: sveučilišni
Stupanj studija: poslijediplomski znanstveni (doktorski)
Akademski / stručni naziv: Doktor znanosti (dr. sc.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2019-07-04 07:55:23