prikaz prve stranice dokumenta Sklopovska implementacija bilateralnog filtra
Rad nije dostupan
diplomski rad
Sklopovska implementacija bilateralnog filtra
Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2015. urn:nbn:hr:168:017348
Čevapović, Filip
Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva

Institucijski repozitorij: Repozitorij FER-a

Citirajte ovaj rad

Čevapović, F. (2015). Sklopovska implementacija bilateralnog filtra (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:017348

Čevapović, Filip. "Sklopovska implementacija bilateralnog filtra." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2015. https://urn.nsk.hr/urn:nbn:hr:168:017348

Čevapović, Filip. "Sklopovska implementacija bilateralnog filtra." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2015. https://urn.nsk.hr/urn:nbn:hr:168:017348

Čevapović, F. (2015). 'Sklopovska implementacija bilateralnog filtra', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 31.12.2024., https://urn.nsk.hr/urn:nbn:hr:168:017348

Čevapović F. Sklopovska implementacija bilateralnog filtra [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2015 [pristupljeno 31.12.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:017348

F. Čevapović, "Sklopovska implementacija bilateralnog filtra", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2015. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:017348

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:168:017348
Podaci o radu
NaslovSklopovska implementacija bilateralnog filtra
Naslov (engleski)Hardware implementation of bilateral filter
AutorFilip Čevapović
MentorMladen Vučić (mentor)
Član povjerenstvaMladen Vučić (predsjednik povjerenstva)
Član povjerenstvaDavor Petrinović (član povjerenstva)
Član povjerenstvaDamir Seršić (član povjerenstva)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Zagrebu
Fakultet elektrotehnike i računarstva
Zagreb
Datum i država obrane2015-07-08, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Računarstvo
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Sažetak
Digitalna obrada signala s vremenom postaje sve složenija i postavlja sve veće zahtjeve na sklopovlje. Obrada video signala se posebno ističe budući da je potrebno obrađivati relativno veliku količinu podataka u točno određenim vremenskim intervalima. FPGA sklopovi su ovdje našli svoju primjenu zbog mogućnosti postizanja velikih brzina rada korištenjem paralelne odnosno protočne strukture. U ovom radu je na FPGA sklopu implementiran bilateralni filtar, koji se koristi za obradu video signala, odnosno slike, i to prvenstveno za uklanjanje šuma. Iako vrlo sličan Gaussovom filtru, bilateralni filtar ima tu prednost da, unatoč zamućenju slike, čuva oštrinu rubova. Razvijeni filtar ima paralelnu odnosno protočnu strukturu, što znači da na svaki rastući brid takta na izlazu generira novi piksel filtrirane slike. Filtar je implementiran na FPGA sklopovima familije Virtex 5 proizvođača Xilinx, Inc. Na ovim sklopovima postignuta je frekvencija rada od 50 MHz, koja omogućuje filtriranje video zapisa razlučivosti 1600x1200 piksela s osvježavanjem od 25 slika u sekundi.
Sažetak (engleski)
Digital signal processing is becoming more complex and constantly requires better hardware performance. Video processing especially stands out since it means processing relatively large amounts of data in given periods of time. FPGA devices are widely used in this area because of their parallel and pipelined structure and consequently high-speed operation. This paper brings an FPGA implementation of bilateral filter, which is used for video and image processing, which primarily includes denoising. Although it’s very similar to Gaussian filter, bilateral filter has the advantage of preserving edges in the image, even though it blurs the rest of the image. Implemented filter has parallel and pipelined structure, which means it generates new pixel of the filtered image on every rising edge of the clock signal. Filter is implemented on Virtex 5 FPGA devices manufactured by Xilinx, Inc. Achieved frequency on this devices is 50 MHz, which allows refresh rate of 25 frames per second while filtering 1600x1200 video signal.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:168:017348
Studijski programNaziv: Elektrotehnika i informacijska tehnologija
Vrsta studija: sveučilišni
Stupanj studija: diplomski
Akademski / stručni naziv: magistar/magistra inženjer/inženjerka elektrotehnike i informacijske tehnologije (mag. ing. el. techn. inf.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaZatvoreni pristup
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Javna napomena
Datum i vrijeme pohrane2018-02-06 08:17:36