prikaz prve stranice dokumenta Prikaz rezultata Verilog simulacije u LaTeX dokumentu
Pristup korisnicima matične ustanove
završni rad
Prikaz rezultata Verilog simulacije u LaTeX dokumentu
Split: Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje, 2021. urn:nbn:hr:179:095172
Majić, Danica
Sveučilište u Splitu
Fakultet elektrotehnike, strojarstva i brodogradnje
Zavod za elektroniku i računarstvo

Institucijski repozitorij: Repozitorij Fakulteta elektrotehnike, strojarstva i brodogradnje

Citirajte ovaj rad

Majić, D. (2021). Prikaz rezultata Verilog simulacije u LaTeX dokumentu (Završni rad). Split: Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:179:095172

Majić, Danica. "Prikaz rezultata Verilog simulacije u LaTeX dokumentu." Završni rad, Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje, 2021. https://urn.nsk.hr/urn:nbn:hr:179:095172

Majić, Danica. "Prikaz rezultata Verilog simulacije u LaTeX dokumentu." Završni rad, Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje, 2021. https://urn.nsk.hr/urn:nbn:hr:179:095172

Majić, D. (2021). 'Prikaz rezultata Verilog simulacije u LaTeX dokumentu', Završni rad, Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje, citirano: 29.12.2024., https://urn.nsk.hr/urn:nbn:hr:179:095172

Majić D. Prikaz rezultata Verilog simulacije u LaTeX dokumentu [Završni rad]. Split: Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje; 2021 [pristupljeno 29.12.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:179:095172

D. Majić, "Prikaz rezultata Verilog simulacije u LaTeX dokumentu", Završni rad, Sveučilište u Splitu, Fakultet elektrotehnike, strojarstva i brodogradnje, Split, 2021. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:179:095172

Za citiranje koristite ovu mrežnu adresu: https://urn.nsk.hr/urn:nbn:hr:179:095172
Podaci o radu
NaslovPrikaz rezultata Verilog simulacije u LaTeX dokumentu
Naslov (engleski)Presentation of Verilog simulation results in LaTeX document
AutorDanica Majić
MentorDuje Čoko (mentor)
Ustanova koja je dodijelila
akademski / stručni stupanj		Sveučilište u Splitu
Fakultet elektrotehnike, strojarstva i brodogradnje
(Zavod za elektroniku i računarstvo )
Split
Datum i država obrane2021-09-23, Hrvatska
Znanstveno / umjetničko
područje, polje i grana		TEHNIČKE ZNANOSTI
Elektrotehnika
Elektronika
Sažetak
Verilog HDL je jedan od nakorištenijih HDL jezika za modeliranje i simuliranje sklopova. Razvoj tehnologije u modernom dobu utjecao je na složenost sklopova koji se koriste, a Verilog HDL omogućuje simuliranje i testiranje sklopova različite skloženosti prije konstrukcije dizajna. Testiranjem dizajna prije njegove implementacije povećava ekonomičnost proizvodnje sklopova jer se moguće pogreške mogu unaprijed ispraviti. VCD datoteke koje su rezultat simulacije Verilog modula omogućuju korisnicima praćenje stanja i modifikacije varijabli unutar modula. VCD datoteke korisne su za grafički prikaz promjena stanja varijabli pošto se mogu očitavati nizom softverskih alata, jedan od kojih je GTKWave. LaTeX softver za pripremu dokumenata pruža profesionalni izgled napisanog dokumenta. Samostalno specificira strukturu dokumenta, a njegova najveća prednost je što jednako radi na svim platformama. Tikz-timing paket omogu- ćuje kreiranje svih vrsta vremenskih dijagrama predefiniranim vrijednostima signala, razinama za visoko i nisko logičko stanje i svim kombinacijama prijelaza između tih stanja.
Sažetak (engleski)
Verilog HDL is one of the most widely used HDL languages for circuit modeling and simulation. The development of technology in the modern ages has affected the complexity of hardware and Verilog HDL allows the simulation and testing of hardware of different complexity before the construction of the design. Testing the design before its implementation increases the cost-effectiveness of manufacturing the hardware because possible errors can be corrected in advance. VCD files resulting from the Verilog module simulation allow users to monitor and modify the state of variables within the module. VCD files are useful for graphically displaying changes in the state of variables as they can be read by various software tools, one of which is GTKWave. LaTeX document preparation software provides a professional format to the written document. It independently specifies the structure of the document and its biggest advantage is working equally on all platforms. The tikz-timing package allows the creation of all types of timing diagrams with predefined signal values, levels for high and low logic states and all combinations of transitions between these states.
Ključne riječi
Ključne riječi (engleski)
Jezikhrvatski
URN:NBNurn:nbn:hr:179:095172
Studijski programNaziv: Elektrotehnika i informacijska tehnologija
Vrsta studija: sveučilišni
Stupanj studija: preddiplomski
Akademski / stručni naziv: sveučilišni/a prvostupnik/ prvostupnica (baccalaureus/baccalaurea) inženjer/inženjerka elektrotehnike i informacijske tehnologije (univ. bacc. ing. el. techn. inf.)
Vrsta resursaTekst
Način izrade datotekeIzvorno digitalna
Prava pristupaPristup korisnicima matične ustanove
Uvjeti korištenjaIkona licence Zaštićeno autorskim pravom.
Datum i vrijeme pohrane2021-12-07 13:01:01